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IDT71V432, 32K x 32 CacheRAM
3.3V Synchronous SRAM with Burst Counter, Single Cycle Deselect
Synchronous Write Function Truth Table (1)
Commercial and Industrial Temperature Ranges
Write Byte 1
Write Byte 2
Write Byte 3
Operation
Read
Read
Write all Bytes
Write all Bytes
(2)
(2)
(2)
Write Byte 4 (2)
GW
H
H
L
H
H
H
H
H
BWE
H
L
X
L
L
L
L
L
BW 1
X
H
X
L
L
H
H
H
BW 2
X
H
X
L
H
L
H
H
BW 3
X
H
X
L
H
H
L
H
BW 4
X
H
X
L
H
H
H
L
NOTES:
1. L = V IL , H = V IH , X = Don’t Care.
2. Multiple bytes may be selected during the same cycle.
Asynchronous Truth Table (1)
3104 tbl 08
Operation (2)
Read
Read
Write
Deselected
Sleep
OE
L
H
X
X
X
ZZ
L
L
L
L
H
I/O Status
Data Out (I/O 0 - I/O 31 )
High-Z
High-Z — Data In (I/O 0 - I/O 31 )
High-Z
High-Z
Power
Active
Active
Active
Standby
Sleep
NOTES:
1. L = V IL , H = V IH , X = Don’t Care.
2. Synchronous function pins must be biased appropriately to satisfy operation requirements.
Interleaved Burst Sequence Table ( LBO =V DD )
3104 tbl 09
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
Fourth Address
First Address
Second Address
Third Address
(1)
0
0
1
1
0
1
0
1
0
0
1
1
1
0
1
0
1
1
0
0
0
1
0
1
1
1
0
0
1
0
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state.
Linear Burst Sequence Table ( LBO =V SS )
3104 tbl 10
Sequence 1
Sequence 2
Sequence 3
Sequence 4
A1
A0
A1
A0
A1
A0
A1
A0
Fourth Address
First Address
Second Address
Third Address
(1)
0
0
1
1
0
1
0
1
0
1
1
0
1
0
1
0
1
1
0
0
0
1
0
1
1
0
0
1
1
0
1
0
NOTE:
1. Upon completion of the Burst sequence the counter wraps around to its initial state.
7
6.42
3104 tbl 11
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